Synopsys IC Compiler II W-2024.09-SP3_芯片布局布线软件

软件简介

Synopsys IC Compiler II（简称ICC2）是新思科技面向数字集成电路物理实现推出的高性能EDA软件，主要用于从网表到GDSII/OASIS的完整物理设计流程。W-2024.09-SP3属于W-2024.09系列服务包版本，面向先进SoC、CPU、GPU、AI加速器以及其他大规模数字芯片设计场景。

IC Compiler II将设计规划、布局、物理优化、时钟树综合、布线、功耗优化以及签核收敛整合到统一的物理实现环境中，可以在设计早期评估面积、时序、拥塞和功耗，并在后续流程中持续进行优化。官方资料显示，该工具采用紧凑的数据模型和并行计算架构，可支持5亿以上可布局实例的大型设计。

W-2024.09系列进一步强化了先进工艺节点下的布局布线能力，并引入更多机器学习、并行优化以及Fusion技术，用于改善PPA（性能、功耗、面积）和设计收敛效率。

主要功能

1. 设计规划与Floorplan

IC Compiler II提供完整的芯片设计规划能力，可以在正式布局布线之前进行Floorplan设计和可行性分析。

主要包括：

• 平面规划与芯片区域定义
• 层次化设计规划
• 多级物理层次管理
• Macro规划与自动布局
• Standard Cell区域规划
• 电源区域和Voltage Area设计
• Pin规划与Pin Placement
• Bus规划与Bundle管理
• Timing Budgeting
• Placement Abstract创建
• Hierarchical设计验证
• 早期拥塞分析

对于包含大量模块、Macro和层次结构的大型SoC设计，可以通过层次化设计规划降低复杂度，并提前发现面积、拥塞和时序方面的问题。W-2024.09文档也明确提供了多级物理层次Floorplanning、Macro管理、Pin Placement和Timing Budgeting等设计规划功能。

2. 高性能Placement布局

ICC2提供面向时序、功耗、面积和布线拥塞的综合布局优化能力。

其布局流程可以综合考虑：

• Timing
• Congestion
• Power
• Area
• Cell Density
• Routing资源
• Design Constraints

通过多目标全局布局和布线驱动布局优化，可以在布局阶段提前考虑后续Routing结果，降低后期出现严重拥塞和时序问题的概率。

3. 物理感知逻辑优化

IC Compiler II并不是简单执行传统的Place and Route，还能够将物理设计信息反馈到逻辑优化过程中。

其Advanced Fusion技术支持物理感知逻辑重新综合，可以针对：

• 时序
• 面积
• 功耗
• 拥塞

等目标执行逻辑优化，从而减少逻辑设计与物理实现之间反复迭代的次数。

4. Clock Tree Synthesis

ICC2提供完整的时钟树综合和时钟优化功能，用于解决大型数字芯片中的Clock Skew、Clock Latency、Transition等问题。

主要涉及：

• Clock Tree Synthesis
• Clock Optimization
• Concurrent Clock and Data Optimization
• Clock Skew优化
• Clock Latency优化
• Clock Transition控制
• Clock DRC修复
• Multi-Objective CCD优化

W-2024.09系列针对Clock优化流程进行了进一步改进，其中Fast CUS通过减少部分全局求解调用并引入增量式CUS，对关键Endpoint进行针对性优化，以降低时钟优化运行时间。公开的W-2024.09资料显示，特定设计下CUS运行时间可获得明显缩短。

5. 高级Routing布线

ICC2具备完整的数字芯片布线能力，可执行Global Routing、Detailed Routing以及后续的布线优化和DRC收敛。

主要能力包括：

• Global Routing
• Detailed Routing
• Routing Congestion优化
• Routing Layer优化
• NDR自动优化
• Via优化
• Via Pillar优化
• Multi-Pattern设计支持
• FinFET感知Routing
• DRC驱动布线优化

对于先进工艺设计，工具能够综合考虑复杂的Routing规则和制造约束，帮助设计逐步完成物理收敛。

6. Timing优化

ICC2可以在物理实现过程中持续进行Timing优化，并能够与Synopsys PrimeTime技术结合。

其优化对象包括：

• Setup Timing
• Hold Timing
• TNS
• WNS
• Clock Timing
• Critical Path
• Timing Congestion
• MCMM场景

通过直接使用PrimeTime延迟计算能力，可以提高布局布线阶段与签核阶段之间的时序相关性，减少由于工具间计算差异产生的反复ECO。

7. 功耗优化

对于现代SoC设计，功耗已经成为与性能和面积同等重要的设计指标。

ICC2支持功耗驱动的物理优化，包括：

• Total Power Optimization
• Switching Power优化
• Leakage Power优化
• Power-aware Placement
• Power-aware Clock优化
• IR Drop驱动优化
• 多电压设计
• IEEE 1801 UPF支持

在设计优化过程中可以同时考虑功耗、时序和面积，降低单纯追求性能导致功耗增加的问题。

8. IR Drop与电源完整性优化

Advanced Fusion技术进一步将电源完整性分析引入物理实现流程。

IC Compiler II能够根据IR Drop相关信息对设计进行优化，在布局、优化以及其他重要流程阶段考虑电压降影响。

这对于高性能CPU、GPU、AI芯片以及高密度SoC尤为重要，因为这些设计通常具有较高的功耗密度和复杂的电源网络。

9. 先进工艺支持

IC Compiler II针对先进半导体制造工艺进行了大量优化。

支持的先进工艺相关能力包括：

• FinFET-aware设计流程
• Multi-Patterning
• Advanced 2D Placement
• Advanced Legalization
• Routing Layer优化
• NDR优化
• Via Pillar优化
• DRC驱动优化
• Foundry工艺认证
• IC Validator联动验证

这些功能主要用于处理先进节点中更加复杂的设计规则和制造限制。

10. 机器学习驱动优化

IC Compiler II将机器学习技术应用于物理设计优化，例如拥塞预测和DRC收敛。

通过对设计特征和物理实现结果进行分析，可以更早识别潜在的Routing问题，并帮助优化流程减少无效迭代。

这种方法尤其适合大型设计，因为传统人工调整参数和反复试跑需要消耗大量计算资源和设计时间。

11. 大规模设计处理能力

IC Compiler II采用可扩展的数据模型和多线程、分布式计算架构，面向超大规模芯片设计进行优化。

官方资料显示，其设计容量可支持5亿以上可布局实例，同时针对大型设计提供多线程和分布式计算能力。

因此比较适合：

• CPU
• GPU
• AI加速器
• 高性能计算芯片
• 网络处理器
• 大型SoC
• 高速通信芯片
• 大规模ASIC

等复杂数字芯片项目。

12. Tcl自动化与批处理

ICC2提供完整的Tcl命令环境，可以通过icc2_shell执行命令、脚本和自动化流程。

用户可以利用Tcl完成：

• 工程初始化
• Floorplan创建
• Placement
• CTS
• Routing
• Timing分析
• DRC检查
• ECO
• 报告生成
• 批量运行
• Flow自动化

这也是ICC2适合大型EDA工程团队进行标准化Flow开发的重要原因。W-2024.09相关文档明确支持通过icc2_shell执行脚本以及批处理流程。

系统要求

操作系统

Synopsys IC Compiler II W-2024.09-SP3主要面向Linux 64位工作环境，实际支持的Linux发行版和具体版本应以对应Synopsys安装包中的平台支持文档为准。

公开的软件资料将该版本标注为Linux/x86_64平台；Synopsys的安装体系也明确针对Linux产品提供相应安装程序。

CPU

建议使用：

• 64位x86处理器
• 多核心Intel或AMD服务器级CPU
• 支持多线程计算

ICC2大量核心算法支持并行处理，因此在大型SoC项目中，多核心CPU能够明显提高布局、优化和布线流程的运行效率。

内存

IC Compiler II属于典型的大型EDA软件，对内存容量要求较高。

实际内存需求取决于：

• 标准单元数量
• Macro数量
• Net数量
• 层次结构
• Routing复杂度
• MCMM场景数量
• 工艺节点
• 同时运行的优化任务

对于小型练习工程可以使用较低配置，但对于数千万乃至数亿实例的大型芯片设计，通常需要配置数百GB甚至更高容量的服务器内存。

官方资料强调ICC2采用紧凑数据模型降低内存占用，并针对超大规模设计进行容量优化。

GPU

IC Compiler II的核心Place、CTS、Route等流程主要依赖CPU计算环境，并不属于必须配置独立GPU才能运行的软件。

如果使用特定Synopsys计算平台或其他相关加速技术，则应按照对应产品和版本的官方平台支持要求进行配置。

存储空间

建议使用高速SSD或企业级NVMe存储。

EDA项目通常会产生大量：

• Design Database
• Milkyway/NDM相关数据
• Log文件
• Timing Report
• Routing Database
• DRC结果
• Checkpoint
• 临时文件

因此实际工程环境需要预留远高于软件安装包本身的磁盘空间。

软件与环境

建议准备：

• 64位Linux系统
• Synopsys许可证环境
• Tcl运行环境
• 与设计流程匹配的标准单元库
• Technology File/Technology Library
• Liberty Timing Library
• LEF/DEF或对应设计数据库
• RC/Extraction相关技术文件
• SDC约束
• UPF文件（多电压设计）
• PrimeTime、IC Validator等配套工具（根据完整流程需要）

需要注意的是，W-2024.09-SP3属于Service Pack版本。Synopsys安装说明指出，Service Pack版本需要安装到新的目录中，而不是直接覆盖已有版本。

更新内容

1. 基于W-2024.09系列持续完善物理实现流程

W-2024.09是IC Compiler II的重要版本分支，重点围绕先进节点设计、大规模设计容量、PPA优化以及设计收敛进行增强。

2. Fast CUS优化

W-2024.09引入Fast CUS相关优化，通过减少部分全局CUS求解并采用增量CUS方式处理关键Endpoint，从而降低Clock Optimization的计算开销。

公开的W-2024.09资料显示，该机制针对平均设计可以降低CUS运行时间，并在保持QoR的情况下改善place_opt整体运行效率。

3. Clock DRC优化

W-2024.09还针对时钟网络中的Maximum Transition等问题进行了改进。

部分设计在完成Clock Routing后仍可能存在Clock DRC问题，新的优化机制进一步加强了CCD以及后续DRC修复流程，用于提高时钟树的物理收敛能力。

4. 功耗感知的时钟优化

新版本进一步强化Clock Power Awareness，在时钟优化过程中更加关注功耗因素，使时钟质量、时序和功耗能够进行综合权衡。

5. 先进节点优化持续增强

版本继续强化FinFET、多重图形以及先进Routing相关能力，同时结合ML拥塞预测、DRC收敛和IC Validator联动能力，提高先进工艺设计的实现效率。

6. Service Pack级别修复与稳定性改进

W-2024.09-SP3作为服务包版本，除了继承W-2024.09系列核心功能外，主要面向产品维护、问题修复、流程稳定性以及既有功能的进一步完善。

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