Introduction To Vhdl For Fpga And Asic Design

十二讲，从VHDL的基础开始，包括实体、架构、流程。解释顺序和并发 VHDL 的差异。讨论良好的同步设计方法。演示如何使用 Altera Modelsim 和 Xilinx Vivado 仿真器。六个用于实践经验的实验室项目，讲师展示了他将如何完成每个实验室。

概述

第 1 节：VHDL 简介，初看

第 1 讲 为什么选择 VHDL

第 2 讲第一个 VHDL 设计

第 3 讲 获取 VHDL 模拟器

第 4 讲 下载并安装 Altera Modelsim

第 5 讲 下载并安装 Xilinx Vivado 模拟器

第 6 讲 生活模拟器演示

第 7 讲 Modelsim（第二季度）演示

第 8 讲 使用 Vivado 的替代实验室 1 解决方案

第 2 节：并发和顺序 VHDL

第 9 讲 VHDL 过程

第10讲并发和顺序语句

第 11 讲 VHDL 层次结构

第 12 讲 使用 Vivado 进行测试台演示

第 13 课 使用 Modesim 进行测试台演示

第 3 节：RTL

第14讲理解触发器

第15讲同步设计方法

第 16 讲 RTL 风格

第 4 节：VHDL 类型

第17讲多值逻辑（std_logic）

第18讲逻辑数组和变量

第 19 讲 状态机

第 5 节：VHDL 运算符

第 20 讲 VHDL 逻辑和关系运算符

第21讲数学运算符

第22讲函数、过程和包

第 6 节：验证

第23讲 验证

第 24 讲 自检测试台

初学者 FPGA 或 ASIC 设计师

Last updated 9/2020
MP4 | Video: h264, 1280×720 | Audio: AAC, 44.1 KHz
Language: English | Size: 1.66 GB | Duration: 9h 3m

From VHDL basics to sophisticated testbench coding

What you’ll learn

Practical FPGA and ASIC RTL design using VHDL
Requirements
Basic understanding of electronics and logic

Description

Twelve lectures, starting from the basics of VHDL, including the entity, architecture, and process. Explanations of the difference in sequential and concurrent VHDL. Discussions of good synchronous design methodology. Demonstrations on how to use the Altera Modelsim and Xilinx Vivado simulators. Six lab projects for hands-on experience, with the instructor showing how he would have done each lab.

Overview

Section 1: Introduction to VHDL , a first look

Lecture 1 Why VHDL

Lecture 2 First VHDL design

Lecture 3 Acquiring a VHDL simulator

Lecture 4 Download and install Altera Modelsim

Lecture 5 Download and install Xilinx Vivado Simulator

Lecture 6 Vivado Simulator Demonstration

Lecture 7 Modelsim (Altera Quartus) Demonstration

Lecture 8 Alternate Lab 1 Solution using Vivado

Section 2: Concurrent and Sequential VHDL

Lecture 9 The VHDL Process

Lecture 10 Concurrent and Sequential Statements

Lecture 11 VHDL Hierarchy

Lecture 12 Testbench Demo with Vivado

Lecture 13 Testbench Demo with Modesim

Section 3: RTL

Lecture 14 Understanding the Flip-Flop

Lecture 15 Synchronous Design Methodolgy

Lecture 16 RTL Styles

Section 4: VHDL Types

Lecture 17 Multivalue logic (std_logic)

Lecture 18 Logic Arrays and Variables

Lecture 19 State Machines

Section 5: VHDL Operators

Lecture 20 VHDL logical and relational operators

Lecture 21 Math Operators

Lecture 22 Functions, Procedures, and Packages

Section 6: Verification

Lecture 23 Verification

Lecture 24 Self Checking Testbenches

Beginner FPGA or ASIC designer